Для установки нажмите кнопочку Установить расширение. И это всё.

Исходный код расширения WIKI 2 регулярно проверяется специалистами Mozilla Foundation, Google и Apple. Вы также можете это сделать в любой момент.

4,5
Келли Слэйтон
Мои поздравления с отличным проектом... что за великолепная идея!
Александр Григорьевский
Я использую WIKI 2 каждый день
и почти забыл как выглядит оригинальная Википедия.
Статистика
На русском, статей
Улучшено за 24 ч.
Добавлено за 24 ч.
Альтернативы
Недавние
Show all languages
Что мы делаем. Каждая страница проходит через несколько сотен совершенствующих техник. Совершенно та же Википедия. Только лучше.
.
Лео
Ньютон
Яркие
Мягкие

Из Википедии — свободной энциклопедии

ARM Cortex-A15 MPCore
Центральный процессор
Производство Первые образцы - конец 2011 года[1], в продаже ближе к концу 2012 года[2]
Разработчик ARM Holdings
Производитель
Частота ЦП 1—2,5 ГГц
Технология производства 32 и 28 начально—22 по роадмапу нм
Наборы инструкций ARMv7
Число ядер 1-4 на кластер, 1-2 кластера на чип[3]
L1-кэш 32 Кбайт I, 32 Кбайт D на каждое ядро
L2-кэш 128Кбайт–4Мбайт (конфигурируется совместно с контроллером L2-кэша) на кластер
Разъём
Ядра
  • ARM Cortex-A17[вд]

ARM Cortex-A15 MPCore — 32-битный многоядерный процессор, предоставляющий до 8 кэш-когерентных Cortex-A15 ядер, использующих набор инструкций ARM v7. Ядро представлено в 2010 году[4]

Обзор

ARM утверждает, что ядро Cortex A15 на 40 процентов производительнее на той же частоте, чем ядро Cortex-A9[5].

Основные особенности архитектуры Cortex A15:

  • Внеочередной, спекулятивный, суперскалярный, с динамическим предсказанием ветвлений вычислительный конвейер. Декодер обрабатывает 3 команды за такт, буфер для перераспределения инструкций ёмкостью 32 команды, 8 портов исполнения, глубина целочисленного конвейера — 15 ступеней, конвейера операций с плавающей запятой и NEON-инструкций — 17-25 стадий. Ядро обрабатывает до восьми микроопераций за такт.
  • Интегрированный в ядро блок обработки SIMD-инструкций NEON с внеочередным исполнением инструкций, поддержка DSP-инструкций архитектуры v6. 128-битные АЛУ.
  • Интегрированный в ядро сопроцессор операций с плавающей запятой VFPv4, внеочередное исполнение команд.
  • LPAE — поддержка адресации до 1 терабайта ОЗУ (Large Physical Address Extensions, 40-битная шина адресов). Однако так же, как и в x86 PAE, пользовательские приложения ограничены 32-битным адресным пространством на процесс.
  • Поддержка аппаратной виртуализации
  • 128-битная шина кэшей L1
  • Поддержка набора инструкций Thumb-2
  • Поддержка расширений безопасности TrustZone
  • Поддержка расширения Jazelle RCT для JIT-компиляции

См. также

Примечания

  1. TI Reveals OMAP 5: The First ARM Cortex A15 SoC. Дата обращения: 11 июня 2013. Архивировано 9 июня 2011 года.
  2. ARM Expects First Cortex-A15 Devices in Late 2012. Дата обращения: 11 июня 2013. Архивировано из оригинала 25 июня 2011 года.
  3. CoreLink Network Interconnect for AMBA AXI. Дата обращения: 11 июня 2013. Архивировано из оригинала 5 апреля 2011 года.
  4. ARM Unveils Cortex-A15 MPCore Processor to Dramatically… — ARM. Дата обращения: 28 августа 2013. Архивировано 25 августа 2017 года.
  5. Exclusive : ARM Cortex-A15 «40 Per Cent» Faster Than Cortex-A9. Дата обращения: 11 июня 2013. Архивировано 21 июля 2011 года.

Ссылки

ARM Holdings
Эта страница в последний раз была отредактирована 3 мая 2022 в 06:59.
Как только страница обновилась в Википедии она обновляется в Вики 2.
Обычно почти сразу, изредка в течении часа.
Основа этой страницы находится в Википедии. Текст доступен по лицензии CC BY-SA 3.0 Unported License. Нетекстовые медиаданные доступны под собственными лицензиями. Wikipedia® — зарегистрированный товарный знак организации Wikimedia Foundation, Inc. WIKI 2 является независимой компанией и не аффилирована с Фондом Викимедиа (Wikimedia Foundation).