Логический синтез в электронике — процесс получения списка соединений логических вентилей из абстрактной модели поведения логической схемы (например, на уровне регистровых передач). Наиболее распространенный пример этого процесса — синтез спецификаций, написанных на языках описания аппаратуры. Синтез выполняют программы-синтезаторы, способные оптимизировать проект согласно различным особенностям устройства, таким как временные ограничения, площадь и используемые компоненты. Такие программы обычно специализируются на генерации битовых потоков для программируемой логики или создании интегральных схем специального назначения. Логический синтез является составной частью автоматизации проектирования электронных приборов.
Синтез на уровне регистровых передач
Синтез описания на уровне логических передач широко используется в индустрии. Спецификация, написанная на языке описания аппаратуры, таком как VHDL или Verilog может содержать комбинаторные и синхронные элементы, образующие операционный автомат, и конечные автоматы, выполняющие функции управляющего автомата.[1] Синтез состоит из двух этапов. На первом этапе программа оптимизирует код независимо от используемой технологии, производя необходимые минимизации и упрощения. На втором этапе проект преобразовывается в соответствии с библиотекой компонентов используемой технологии.[2]
Высокоуровневый синтез
Синтез описаний на высоких уровнях абстракции, написанных на языках высокого уровня (таких как C/C++ и SystemC), давно является объектом интенсивной разработки. Такой подход к проектированию логических устройств позволяет экономить время и разрабатывать аппаратное обеспечение без знания языков описания аппаратуры. Первые коммерческие программы, поддерживающие синтез высокоуровневого описания, появились в 2004 году.[3] В настоящее время высокоуровневый синтез набирает популярность[4][5][6] и развивается благодаря появлению таких продуктов, как Vivado ESL от Xilinx.[7]
Коммерческие инструменты для логического синтеза
Программы для работы с интегральными схемами специального назначения
- Design Compiler (Synopsys)
- Genus (Cadence Design Systems)
- HDL Designer (Mentor Graphics)
- TalusDesign (Magma Design Automation)
- RealTime Designer (Oasys Design Systems)
- BooleDozer: (IBM)
Программы для работы с программируемой логикой
- Xilinx ISE и Vivado (Xilinx)
- Quartus II (Altera)
- IspLever (Lattice Semiconductor)
- Encounter RTL Compiler (Cadence Design Systems)
- LeonardoSpectrum and Precision (RTL / Physical) (Mentor Graphics)
- Synplify (PRO / Premier) (Synopsys)
- BlastFPGA (Magma Design Automation)
Примечания
- ↑ Samary Baranov. Logic and System Design of Digital Systems. — TUT Press, 2008. — С. 35—36. — 368 с. — ISBN 978-9-9855-9769-9.
- ↑ Donald E. Thomas, Philip R. Moorby. Register Transfer Level Synthesis // The Verilog® Hardware Description Language. — Axel Springer AG, 2002. — С. 35—36. — 381 с. — ISBN 978-1-4020-7089-1. Архивировано 4 декабря 2014 года.
- ↑ EETimes: High-level synthesis rollouts enable ESL (недоступная ссылка)
- ↑ Ozgul, B.; Langer, J.; Noguera, J.; Visses, K. Software-programmable digital pre-distortion on the Zynq SoC (англ.) // International Conference on Very Large Scale Integration (VLSI-SoC) : сборник. — Стамбул, 2013.
- ↑ van de Belt, J. ; Sutton, P.D. ; Doyle, L.E. Accelerating software radio: Iris on the Zynq SoC, (англ.) // International Conference on Very Large Scale Integration (VLSI-SoC) : сборник. — Стамбул, 2013.
- ↑ Monson, J.; Wirthlin, M.; Hutchings, B.L.,. Implementing high-performance, low-power FPGA-based optical flow accelerators in C (англ.) // International Conference on Application-Specific Systems, Architectures and Processors (ASAP) : сборник. — Вашингтон, 2013.
- ↑ Xilinx. Vivado ESL Design (англ.). Xilinx. Дата обращения: 11 февраля 2014. Архивировано 22 февраля 2014 года.
Литература
- Jie-Hong (Roland) Jiang, Srinivas Devadas. Logic synthesis in a nutshell // Electronic design automation: synthesis, verification, and test (англ.) / Laung-Terng Wang, Yao-Wen Chang, Kwang-Ting Cheng. — Morgan Kaufmann, 2009. — ISBN 978-0-12-374364-0.
- Gary D. Hachtel; Fabio Somenzi. Logic synthesis and verification algorithms (англ.). — Springer, 1996. — ISBN 0-7923-9746-0.
- Logic synthesis and verification (неопр.) / Soha Hassoun, Tsutomu Sasao. — Kluwer, 2002. — ISBN 978-0-7923-7606-4.
- Закревский, Аркадий Дмитриевич. Логический синтез каскадных схем. — М.: Наука, 1981. — 416 с.
Эта страница в последний раз была отредактирована 10 мая 2023 в 22:30.
Обычно почти сразу, изредка в течении часа.